1樓：匿名使用者
大家都是隻會copy啊。
vhdl是用來描述電路用的，相應的還有verilog語言。vhdl更偏上一點，對電晶體級的電路就比較吃力了。vhdl一般目前都是和fpga配合使用的，所以但凡我們的常用的電子產品中帶fpga的，就有可能是vhdl語言在應用(也有可能是verilog)。
arm晶片不是vhdl語言寫的，是verilog寫的，不是c語言。
2樓：
vhdl的英文全名是very-high-speed integrated circuit hardwaredescription language。翻譯成中文就是超高速積體電路硬體描述語言。因此它的應用主要是應用在數位電路的設計中。
vhdl主要用於描述數字系統的結構，行為，功能和介面。除了含有許多具有硬體特徵的語句外，vhdl的語言形式、描述風格以及語法是十分類似於一般的計算機高階語言。vhdl的程式結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模組或一個系統）分成外部（或稱可視部分,及埠)和內部（或稱不可視部分），既涉及實體的內部功能和演算法完成部分。
在對一個設計實體定義了外部介面後，一旦其內部開發完成後，其他的設計就可以直接呼叫這個實體。這種將設計實體分成內外部分的概念是vhdl系統設計的基本點。
arm好像是用c用語言來控制，一般在linux環境下
與軟體語言相比，vhdl有什麼特點
3樓：
在行為級抽象建模的覆蓋範圍方面軟語言比vhdl略差一些。
fpga的硬體描述語言vhdl，超高速積體電路硬體描述語言，符合美國電氣和電子工程師協會標準，利用一種和數位電路基本知識結合較密切的語言來描述數位電路和設計數位電路系統。
為適應實際數位電路的工作方式，vhdl以並行和順序的多種語句方式來描述在同一時刻中所有可能發生的事件，因此vhdl程式執行方式與其他語言不同。
它不是按順序一條一條執行每一條語句，而是有並行執行的語句同時也有按順序執行的語句;要求數位電路設計人員擺脫一維的思維模式，以多維併發的思路來完成vhdl的程式設計。
擴充套件資料軟體語言和vhdl的共同點
1、能形象化地抽象表示電路的結構和行為。
2、支援邏輯設計中層次與領域的描述。
3、可借用高階語言的精巧結構來簡化電路的描述。
4、具有電路**與驗證機制以保證設計的正確性。
5、支援電路描述由高層到低層的綜合轉換。
6、硬體描述與實現工藝無關。
7、便於文件管理，易於理解和設計重用。
4樓：文件類共創空間
軟體程式語言是順序執行的，而硬體描述語言（比如vhdl）描述的硬體卻是並行工作的，所以硬體描述語言中的語句是並行語句，沒有先後順序問題。即使vhdl中有順序語句，也必須包裝成並行語句（例如process語句、過程、函式等）的形式。
5樓：匿名使用者
vhdl用來描述硬體。硬體系統中的所有部件都是同時工作的，所以vhdl結構體中的語句都是並行語句，與書寫順序無關。每一個並行語句都描述了一個電路部件，這些部件同時工作。
vhdl中的順序語句，是用來進行行為描述的，只能用於**，綜合之後變成rtl描述或者結構描述，則不再有順序語句存在。
通常來說，軟體程式語言是順序執行的，書寫順序與執行順序之間存在必然聯絡。往往是書寫順序不同，執行順序也隨之不同。
例如同樣是「函式」，在vhdl中，每呼叫一個函式，在硬體中就會有一個電路部件，你在描述中呼叫了n個函式，硬體中就會有n個部件，這n個部件同時工作，各實現各的函式功能；而在軟體中，你呼叫了n個函式，這n個函式不是同時被呼叫的，而是一個一個順序呼叫的，任一時刻，cpu只能執行這n個函式中的其中某一個函式，來實現這個函式的功能。
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